根据《科创板日报》记者的最新报道，华为计划在今年秋季推出的Mate90系列手机中，搭载基于韬定律技术的新一代麒麟芯片。这一技术遵循华为今年5月发布的韬(τ)定律，以降低时间常数τ为发展核心，通过逻辑折叠等创新技术，旨在减少芯片内部信号延迟，提高晶体管密度，推动半导体与电子系统的持续进步。
今年秋季即将问世的新麒麟芯片将首次应用逻辑折叠技术，显著提升性能。中国科学院科技论文预发布平台ChinaXiv显示，华为技术有限公司董事、半导体业务部总裁何庭波于7月3日对外公布了《面向多层级电子系统的时间缩微理论》（韬定律）V2版。此版本在原有基础上增加了众多的工程实施细节、实际测量数据和产品发展路径，使得以时间常数τ为核心的后摩尔时代缩放理论更加完善。
据论文数据，与2025年麒麟9030 Pro相比，新一代麒麟芯片通过LogicFolding双层逻辑折叠技术，将晶体管密度从155MTr/mm²提升至238MTr/mm²，增幅约53.5%，这一变化以往需要三年的几何微缩才能完成。此外，新芯片在1.1V供电电压下的主频提升了13%，达到3.1GHz；SRAM工作频率提升了超过40%；时钟缓冲器数量减少了超过50%，时钟偏移降低了25%，线长缩短了约30%。
何庭波在论文中指出，预计在未来十年，逻辑折叠技术将从局部关键路径折叠发展为全面多层级的折叠，每个封装内集成三层或更多有源层。这一进程由低温混合键合技术和硅通孔（TSV）着陆点的技术进步所推动，将释放更多高层布线资源。从2026年到2035年，晶体管密度预计将达到400MTr/mm²甚至更高。
同时，逻辑折叠技术也将助麒麟芯片大幅提升CPU核心频率，为实现4GHz及更高频率铺平了道路。该技术路线图在成本方面具有经济可行性。据披露，到2030年，AI芯片昇腾990将引入LogicFolding技术到AI加速器中。预计到2035年，硬件集成度将增加超过100倍，时间常数τ的缩减将分布在堆栈的每一层。
论文还提到，热管理是LogicFolding架构中的一个关键挑战，华为通过热感知分区和布局规划策略来解决这一问题。何庭波表示，尽管τ缩放（韬定律）被描述为一个系统，但仍有几个实质性问题待解决，包括工具链和方法论、晶圆间工艺变化和垂直互连开销等。
近年来，摩尔定律面临的物理极限和经济效益挑战日益严峻，晶体管几何缩微放缓和成本红利消退，全球半导体行业都在探索新的可持续演进路线。华为认为韬(τ)定律是解决这一难题的有效途径。韬(τ)定律涉及的逻辑折叠技术构建了一个多层级体系，优化信号传输和处理时间，提升芯片性能和能效。据业内人士透露，光刻机的限制导致芯片性能难以继续提升，因此韬（τ）定律备受关注。华为已基于韬(τ)定律设计并量产了381款芯片，服务于多个市场领域。